Implementação reduzida de MIPS-32 monociclo em system verilog

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dc.contributor.advisor1Badan, Tomas Antonio Costa
dc.contributor.referee1Badan, Tomas Antonio Costa
dc.contributor.referee1Pimentel, Sérgio Pires
dc.contributor.referee1Pinheiro Júnior, Carlos Galvão
dc.creatorRochelle, Beatriz Carvalho de Barros do Vale
dc.date.accessioned2024-02-23T12:42:08Z
dc.date.available2024-02-23T12:42:08Z
dc.date.issued2024-02-05
dc.description.abstractThis paper presents an implementation of the basic processing unit of a processor derived from MIPS 32, with a reduced instruction set and single-cycle design. It does not include privileged instructions and functionalities like interrupt handling and I/O support. The memory modules were substituted for mock units for the execution of the integration tests. The tests were coded in Python and executed using the framework cocotb, due to its ease of use. The architecture was implemented using the language SystemVerilog and compiled using both Icarus Verilog and Verilator. Despite the project not having been synthesized, the simulations demonstrated proper functioning and produced accurate results.
dc.description.resumoEste artigo apresenta uma implementação do núcleo principal de um processador de arquitetura derivada de MIPS 32, com conjunto reduzido de instruções e organização monociclo. Ele não inclui instruções privilegiadas e funcionalidades como suporte a interrupções e operações de E/S. Os módulos de memória foram substituídos por simulacros para execução dos testes de integração. Os testes foram escritos em Python e realizados utilizando o framework cocotb, devido à sua facilidade de uso. A arquitetura foi implementada utilizando a linguagem System Verilog e compilada tanto com o Icarus Verilog quanto com o Verilator. Apesar de o projeto não ter sido sintetizado, as simulações apresentaram funcionamento correto e resultados acurados.
dc.identifier.citationROCHELLE, Beatriz Carvalho de Barros do Vale. Implementação reduzida de MIPS-32 monociclo em system verilog. 2024. 10 f. Trabalho de Conclusão de Curso (Bacharelado em Engenharia de Computação) - Escola de Engenharia Elétrica, Mecânica e de Computação, Universidade Federal de Goiás, Goiânia, 2024.
dc.identifier.urihttp://repositorio.bc.ufg.br//handle/ri/24404
dc.publisherUniversidade Federal de Goiás
dc.publisher.countryBrasil
dc.publisher.courseEngenharia de Computação (RMG)
dc.publisher.departmentEscola de Engenharia Elétrica, Mecânica e de Computação - EMC (RMG)
dc.publisher.initialsUFG
dc.rightsAcesso Aberto
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/4.0/
dc.subjectArquitetura de computadores
dc.subjectCircuitos lógicos
dc.subjectLinguagem de descrição de hardware
dc.subjectProcessadores
dc.subjectMIPS
dc.subjectDesign lógico e design de hardware
dc.subjectDesign lógico e design de hardware
dc.subjectLogic circuits
dc.subjectHardware description language
dc.subjectProcessors
dc.subjectMips
dc.subjectMips
dc.subjectLogical design
dc.subjectHardware design
dc.titleImplementação reduzida de MIPS-32 monociclo em system verilog
dc.typeTrabalho de conclusão de curso de graduação (TCCG)

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